Chia sẻ Nguyên Lý Sản Xuất Của Pin Mặt Trời (silicon Wafer Là Gì là ý tưởng trong nội dung hôm nay của Lễ Hội Phượng Hoàng. Tham khảo bài viết để biết chi tiết nhé.
Xem thêm: From Nghĩa Là Gì – Nghĩa Của Từ From
Xem thêm: I Cư Là Gì – Kimochi Nghĩa Là Gì
Các lớp kim loại khác nhau được kết nối với nhau bằng cách ăn mòn lỗ, gọi là “vias,” trong vật liệu cách điện và gửi tiền vonfram trong họ với một kỹ thuật CVD. Cách tiếp cận này vẫn được sử dụng trong chế tạo của nhiều chip nhớ như bộ nhớ truy cập ngẫu nhiên động (DRAM) là số cấp kết nối là nhỏ, hiện đang có hơn bốn. Gần đây hơn, như số lượng của các cấp kết nối cho logic đã tăng lên đáng kể do số lượng lớn các transistor mà bây giờ được kết nối với nhau trong một bộ vi xử lý hiện đại, sự chậm trễ thời gian trong hệ thống dây điện đã trở nên quan trọng thúc đẩy sự thay đổi trong tài liệu hệ thống dây điện từ bằng nhôm sang đồng và từ dioxit silic nguyên liệu thấp-K mới hơn. Nâng cao hiệu suất này cũng đi kèm với chi phí giảm qua chế biến Damascene đó loại bỏ các bước xử lý. Trong chế biến Damascene, trái ngược với công nghệ nhôm trừ, vật liệu lưỡng cực lắng đầu tiên là một bộ phim chăn và được dập khuôn và để lại lỗ hổng hoặc khắc hào. Trong “Damascene single” chế biến, đồng sau đó được gửi vào các lỗ hoặc rãnh bao quanh bởi một hàng rào phim mỏng dẫn vias đầy hoặc dây “dòng” tương ứng. Trong công nghệ “Damascene kép”, cả hai rãnh và thông qua trước khi được chế sự lắng đọng của đồng dẫn đến sự hình thành của cả hai qua và dòng đồng thời, tiếp tục giảm số lượng các bước chế biến. Bộ phim hàng rào mỏng, gọi là Copper Barrier Seed (CBS), là cần thiết để ngăn chặn sự khuếch tán đồng vào điện môi. Bộ phim rào cản lý tưởng là có hiệu quả, nhưng là hầu như không có. Như sự hiện diện của bộ phim quá nhiều rào cản cạnh tranh với các mặt cắt ngang dây đồng có sẵn, hình thành các rào cản liên tục nhưng mỏng nhất đại diện cho một trong những thách thức lớn nhất đang diễn ra trong chế biến đồng ngày hôm nay. Vì số lượng các kết nối mức tăng, planarization của các lớp trước đó là cần thiết để đảm bảo bề mặt phẳng trước khi in thạch bản tiếp theo. Nếu không có nó, các cấp ngày càng trở nên quanh co và mở rộng bên ngoài chiều sâu của tâm điểm của in thạch bản có sẵn, can thiệp với khả năng mô hình. CMP (Cơ khí Hóa chất đánh bóng) là phương pháp sơ chế để đạt được như vậy mặc dù planarization khô “etch lại” vẫn còn đôi khi sử dụng nếu số lượng các mức kết nối là không có nhiều hơn ba. Wafer thử nghiệm Bản chất rất tuần tự xử lý wafer đã làm tăng nhu cầu về đo lường trong giữa các bước chế biến khác nhau. Wafer thiết bị kiểm tra đo lường được sử dụng để xác minh rằng các tấm vẫn còn tốt và không bị hư hại bởi các bước xử lý trước đó. Nếu số lượng diesÂ-các mạch tích hợp cuối cùng sẽ trở thành chipsÂ-on một wafer đo lường như không vượt quá một ngưỡng xác định trước, wafer được tháo dỡ thay vì đầu tư vào chế biến tiếp. Thiết bị kiểm tra Một khi quá trình Front End đã được hoàn thành, các thiết bị bán dẫn đang phải chịu một loạt các thử nghiệm điện để xác định xem họ hoạt động đúng. Tỷ trọng của các thiết bị trên wafer tìm thấy để thực hiện đúng được gọi là năng suất. Fab kiểm tra các chip trên wafer với một thử nghiệm điện tử mà ép đầu dò nhỏ bé so với chip. Máy đánh dấu mỗi chip xấu với một giọt thuốc nhuộm. Các chi phí fab cho thời gian thử nghiệm; giá là vào thứ tự của cent mỗi giây. Chip thường được thiết kế với Âôtestability features “để tăng tốc độ thử nghiệm, và giảm chi phí kiểm tra. Thiết kế tốt cố gắng để kiểm tra và thống kê quản lý các góc: cực của hành vi silicon gây ra bởi nhiệt độ hoạt động kết hợp với những thái cực của các bước xử lý fab. Hầu hết các thiết kế đối phó với hơn 64 góc. Bao bì Sau khi thử nghiệm, wafer được ghi và sau đó chia thành từng chết. Chỉ tốt, chip không nhuộm tiếp tục được đóng gói. Bao bì nhựa hoặc gốm liên quan đến việc gắn chết, kết nối các tấm lót chết để các chân trên gói, niêm phong và chết. Dây nhỏ được sử dụng để kết nối với miếng đệm để các chân. Trong những ngày cũ, dây điện được gắn bằng tay, nhưng bây giờ máy mục đích xây dựng thực hiện nhiệm vụ. Theo truyền thống, các dây với các chip là vàng, dẫn đến một Âôlead frame “(phát âm Âôleed frame”) của đồng, đã được mạ bằng mối hàn, một hỗn hợp của thiếc và chì. Chì là độc, vì vậy dẫn miễn Âôlead frames “bây giờ là thực hành tốt nhất. Gói chip quy mô (CSP) là công nghệ đóng gói khác. Nhựa đóng gói chip này thường lớn hơn đáng kể so với chết thực tế, trong khi các chip CSP là gần như kích thước của khuôn. CSP có thể được xây dựng cho từng chết trước khi wafer là thái hạt lựu. Các chip đóng gói được kiểm tra lại để đảm bảo rằng họ không bị hư hỏng trong quá trình đóng gói và các hoạt động kết nối die-to-pin đã được thực hiện một cách chính xác. Một laser etches tên và số của Chipa trên bao bì. Danh sách các bước: Đây là một danh sách các kỹ thuật chế biến được sử dụng nhiều lần trong một thiết bị điện tử hiện đại và không nhất thiết phải bao hàm một thứ tự cụ thể. Wafer chế biến – Wet sạch – photolithography – Ion cấy (trong đó dopants được nhúng vào trong các wafer tạo khu vực của tăng (hoặc giảm) dẫn) – khắc khô – ướt khắc – tro Plasma – phương pháp điều trị nhiệt – ủ nhiệt nhanh – Lò anneals – Nhiệt oxy hóa – Hóa chất Vapor Deposition (CVD) – Physical Vapor Deposition (PVD) – epitaxy chùm phân tử (MBE) – điện hóa Deposition (ECD) – planarization Hóa chất-cơ học (CMP) – thử nghiệm Wafer (nơi hiệu suất điện được xác minh) – Wafer backgrinding (để giảm độ dày của wafer để chip kết quả có thể được đưa vào một thiết bị mỏng như thẻ thông minh hoặc PCMCIA.) – Chuẩn bị chết – Wafer lắp – Die cắt IC Bao bì – Die đính kèm – IC Bonding – Dây liên kết – Lật chip – Tab bonding IC Encapsulation – Baking – Mạ – Lasermarking – Trim và hình thức IC Thử nghiệm